三态门和传输门的面积有多大？fpga内部开关是怎么实现的？用xilinx的verilog写的三态门问题。三态门只能用于输出端口，三态门一般只在I/O上可用，内部三态门一般集成在数据选择器中，或者干脆报错，所谓FPGA的三态是在FPGA的IO上实现的，一般将输入信号和输出信号分离成两个信号来解决外部引脚的三态状态。FPGA设计底层模块中的三态门如何拆分。

逐一回答，从简单到复杂。首先，IOstandard:这是用来支持不同等级的标准。FPGA的io口电压由VCC在IObank上引入。一个3.3VTTL电平引入一个bank，那么此时，整个bank上输出3.3V的TTL电平。这首先被设置为用电流强度计算功率。第二个用于在IO端口上加载正确的上拉/下拉电阻。

第二个是IOBank:你右击quartuspinplanner的topview，点击showIObanks，那么你会看到FPGA的管脚被分成了几种颜色。一种颜色的IO端口代表一组存储体。在销的位置约束完成之后。IOBank会自动填充。第三个是Group:Group是你输出的信号的名字。

三态门一般只在I/O上可用，内部的三态门一般集成到数据选择器中或者干脆报错。为了防止总线冲突，数据选择器可以作为三态在内部使用。当然只有内部逻辑本身清楚，因为三态和自己定义的选择器差别很大，不能直接替换。所谓FPGA的三态是在FPGA的IO上实现的。一般将输入信号和输出信号分离成两个信号来解决外部引脚的三态状态。

三态门只能在输出端口使用。用新林xfpga的板。xilinx的大部分内部逻辑(也就是不是真正I/O端口的所有逻辑)都不支持三态。如果你了解FPGA单元的原理，你就知道为什么了，所以没有办法编译一个全面的程序，所以你只能用逻辑1代替你的三态。如果要实现三态，只能在I/O口上实现，没有其他选择。

CPLD(复杂可编程逻辑器件)是由PAL和GAL器件发展而来的器件，规模比较大，结构比较复杂，属于大规模集成电路的范畴。它是一种数字集成电路，用户可以根据自己的需要构造自己的逻辑功能。基本设计方法是借助集成开发软件平台、原理图、硬件描述语言等方法生成相应的目标文件，通过下载电缆将代码传输到目标芯片(“在系统编程”)，实现所设计的数字系统。

其中，MC结构复杂，具有复杂的I/O单元互连结构。用户可以根据需要生成特定的电路结构，完成一定的功能。由于CPLD使用固定长度的金属线来互连逻辑块，因此设计的逻辑电路具有时间可预测性，避免了分段互连结构时序预测不完全的缺点。发展历史及应用领域:20世纪70年代，诞生了最早的可编程逻辑器件PLD。

这需要在硬件方面进行。FPGA和ASIC设计是有区别的，在FPGA中，开关主要是通过选择器(mux)或者寄存器enable来实现的，而三态门主要描述的是双向IO接口，输出highz，可以看作是一个输入接口。这些由FPGA中的特殊宏模块或lut支持，IOB中可以考虑三种状态，传输门(TG)主要指ASIC中的设计，是一种用于传输模拟信号的模拟开关。