本书结合作者多年工作经验，系统地介绍了FPGA/CPLD的基本设计方法。在介绍FPGA/CPLD概念的基础上，介绍了Intel主流FPGA/CPLD的结构与特点，并通过丰富的实例讲解QuartusII与ModelSim、SynplifyPro等常用EDA工具的开发流程，本书所有实例的完整工程、源代码和使用说明文件，都以云存储的方式存放在云端，读者可以通过扫描二维码的方式进行下载。
1、AlteraFPGA加密安全性设计如何实现?用片外的安全加密存储器，其实FPGA的安全性不需要担心，或者说其实担心的是仿制、山寨，把你的每台设备给上唯一序列，放在安全加密存储器里，比如DS28E01，通过加密算法FPGA就能知道是否是山寨，如果山寨就不干活像楼上说的那样，用内置配置芯片的FPGA，比如AlteraMax10系列用加密型MCU配置FPGA，这样FPGA的安全性就转移到了MCU，而MCU有很多专用于防破解的，Maxim就有几种，据我所知有一种的破解价格甚至到了500万，而且MCU内部也可以对配置信息进行加密Stratix系列好像有片内的AES加密算法，具体不太清楚因为没用过，配置信息直接以加密方式写入配置芯片，片内解密，也是很安全的，找你所在地的Altera代理商要license就可以了。
2、FPGA地址线复用如何设计你用两个IO分别连接到芯片的/CS引脚上，选通/CS就是地址译码了。因为地址译码最终就是根据不同地址产生唯一一个片选信号。你说的是数据线吧，把他们的数据线对应的连在一起，AD0连到ADD0上，AD1ADD1，一个是10位一个12位，那么数据线就得12位，你想读哪个器件就把他的/CS拉低读出的数据就是他的。
3、怎样用fpga设计时钟FPGA内部NPLL电路(般14)PLL倍频或频50M输入经内部PLL电路4倍频200M钟200M并数据吞吐量钟周期FPGA内部钟信号电平敏事件处理高电平低电平事件边沿触发处理升沿或者降沿事件钟关信号实际电平事件钟周期高电平低电平都处理事件边沿事件钟周期处理组数据述前提FPGA内部设计组电路设计组电路数据吞吐相应提高至于电路速度其实设计关系。